FPGA:n perusteet – Osa 2: Alkuun Lattice Semiconductorin FPGA-piireillä

Toimittajan huomautus: Optimaaliset prosessointiratkaisut saavutetaan usein yhdistämällä RISC- ja CISC-suorittimia, grafiikkasuorittimia ja FPGA-piirejä sekä käyttämällä pelkkiä FPGA-piirejä tai käyttämällä FPGA-piirejä, joiden rakenteeseen kuuluu myös varsinaisia suoritinytimiä. Monet suunnittelijat eivät kuitenkaan tunne FPGA-piirien kykyjä, niiden kehitystä tai sitä, miten niitä voi käyttää. Tämän moniosaisen sarjan osa 1 tarjoaa yleisemmän tason johdannon FPGA-piireihin ja siihen, miksi niitä tarvitaan. Osassa 2 keskitytään Lattice Semiconductorin tarjoamiin FPGA-laiteperheisiin ja suunnittelutyökaluihin. Osissa 3, 4 ja 5 aiheina ovat FPGA-valmistajat Altera, Microchip ja Xilinx.

Kuten osassa 1 kerrottiin, FPGA-piirit (field-programmable gate array eli ohjelmoitava porttimatriisi) sisältävät monia ominaisuuksia, jotka tekevät niistä korvaamattomia laskentatyökaluja joko yksinään tai monipuolisen arkkitehtuurin osana. Monet suunnittelijat eivät kuitenkaan tunne FPGA-piirejä tai sitä, miten he voisivat käyttää niitä omissa laitteissaan.

Eräs tapa poistaa tämä este on tutustua lähemmin suurten toimittajien tarjoamiin FPGA-arkkitehtuureihin ja työkaluihin. Ensimmäisenä esittelyssä on Lattice Semiconductorin mallisto.

Korkean tason yleiskatsaus FPGA-vaihtoehtoihin

Markkinoilla on monia erityyppisiä FPGA-piirejä, joista jokaisessa on erilaisia kykyjen ja toimintojen yhdistelmiä. Jokaisen FPGA:n ytimessä on ohjelmoitava rakenne, joka esitetään ryhmänä ohjelmoitavia logiikkalohkoja (kuva 1a). Seuraavalla tasolla FPGA-rakenteeseen kuuluu SRAM-lohkoja, joita kutsutaan block RAM:iksi (BRAM), vaihelukittuja silmukoita (PLL) ja kellon hallintamoduuleja (kuva 1b). Siihen voidaan lisätä myös digitaalista signaalinkäsittelyä (DSP) tarjoavia lohkoja (DSP slice) sekä nopeita sarja-/rinnakkaismuunninlohkoja (SERDES) (kuva 1c).

Kuva 1: Yksinkertaisimmat FPGA:t sisältävät vain ohjelmoitavan rakenteen sekä määritettävän yleiskäyttöisen IO-väylän (GPIO) (a); eri arkkitehtuureissa tähän lisätään SRAM-lohkoja, PLL:iä sekä kellon hallintamoduuleja (b); DSP-lohkoja ja SERDES-rajapintoja (c) sekä perinteisiä suoritinytimiä ja lisälaitteita (d). (Kuvan lähde: Max Maxfield)

Lisälaitteiden rajapinnat kuten CAN, I²C, SPI, UART ja USB voidaan toteuttaa ohjelmoitavina ytiminä rakenteeseen, mutta monissa FPGA-piireissä ne ovat mukana fyysisinä ytiminä. Vastaavasti myös mikroprosessorit voidaan toteuttaa ohjelmoitavaan rakenteeseen tai fyysisinä ytiminä (kuva 1d). Erilaiset FPGA:t tarjoavat erilaisia toimintoja, ominaisuuksia ja kykyjä, jotka on tarkoitettu erilaisille markkinoille ja eri käyttötarkoituksiin.

FPGA-valmistajia on useita, kuten Altera (jonka Intel osti), Atmel (jonka Microchip Technology osti), Lattice Semiconductor, Microsemi (jonka Microchip Technology myös osti) ja Xilinx.

Kaikki valmistajat tarjoavat useita FPGA-tuoteperheitä. Osa tarjoaa fyysisiä ytimiä sisältäviä FPGA-järjestelmäpiirejä, toiset taas avaruuden kaltaisiin runsasta säteilyä sisältäviin ympäristöihin tarkoitettuja säteilynkestäviä laitteita. Parhaan laitteen valinta kuhunkin tehtävään voi olla vaikeaa, sillä laiteperheitä on useita ja niistä jokainen tarjoaa erilaisia resursseja. Tämä artikkeli keskittyy Lattice Semiconductorin tarjoamiin laiteperheisiin ja suunnittelutyökaluihin.

Esittelyssä Lattice Semiconductorin FPGA:t

Lattice Semiconductorin FPGA-tarjonta ulottuu edullisista keskihintaisiin ja painottaa vähävirtaisia laitteita, joita käytetään verkon reunoissa ja pilvipalveluissa nopeasti kasvavilla viestinnän, laskennan, teollisuuden, autoteollisuuden ja kuluttajatuotteiden markkinoilla.

Lattice tarjoaa neljä keskeistä FPGA-perhettä:

• iCE (joita se kutsuu maailman pienimmiksi erittäin matalatehoiseksi FPGA-piireiksi)
• CrossLink ja CrossLinkPlus (optimoitu nopeisiin video- ja anturisovelluksiin)
• MachXO (optimoitu siltaukseen, laajennukseen sekä alustojen hallintaan ja turvallisuussovelluksiin)
• ECP (yleiskäyttöisiä laitteita yhteys- ja kiihdytyssovelluksiin).

Lattice tarjoaa myös useita suunnittelu- ja varmennustyökalupaketteja, joita ovat muun muassa Lattice Diamond -ohjelmisto (CrossLink/CrossLinkPlus-, MachXO- ja ECP-laitteille) ja Lattice Radiant -ohjelmisto (iCE-FPGA-piireille ja tuleville arkkitehtuureille), LatticeMico (graafinen työkalu mikroprosessoripohjaisten ohjelmointien suunnitteluun) sekä Lattice sensAI Stack ja Neural Network Compiler (tekoälyn (AI) ja koneoppimisen (ML) suunnitteluun).

Perinteiset: ECP FPGA:t

Lattice ECP edustaa monien suunnittelijoiden mielestä ”perinteisiä” FPGA-piirejä. Ne voivat sisältää jopa 85 000 neljän tulon hakutaulukkoa (LUT) kooltaan 10 × 10 mm:n kotelossa, jonka johdinväli on 0,5 mm. Niiden staattinen ja dynaaminen tehonkulutus on alhainen: yksikanavaiset protokollariippumattomat SERDES-toiminnot vievät alle 0,25 wattia ja nelikanavaiset SERDES-toiminnot alle 0,5 wattia.

SRAM-lohkojen, DSP-lohkojen, vaihelukitussilmukoiden (PLL:t) ja kellonhallintamoduulien lisäksi ECP-FPGA-piireissä on ohjelmoitava I/O-tuki LVCMOS 33/25/18/15/12-, XGMII-, LVTTL-, LVDS-, Bus-LVDS-, 7:1 LVDS-, LVPECL- ja MIPI D-PHY -tulo- ja lähtörajapinnoille.

ECP-FPGA-piirien määrityskennot ovat SRAM-pohjaisia, joten muiden SRAM-pohjaisten FPGA-piirien tapaan niiden kokoonpano on luettava ulkoisesta lähteestä (esim. flash-muistilaite, mikroprosessori, mikrokontrolleri), kun järjestelmään kytketään virta.

Hyvä esimerkki ECP-laitteesta on LFE5UM5G-25F-8BG381C ECP5, 5G SERDES -toiminnallisuuden tarjoava FPGA 10 mm x 10 mm:n kotelossa. Jotta suunnittelijat voivat tutustua ECP5-FPGA-perheen ominaisuuksiin paremmin, Lattice tarjoaa myös vastaavan ECP5-5G-kehitysalustan: LFE5UM5G-45F-VERSA-EVN:n (kuva 2).

Kuva 2: ECP5-arviointialusta on prototyyppilevy, jossa on runsaasti piirilevyliittimiä logiikkaa, I/O:ta, 5G SERDES -toimintoa ja laajennuksia varten. (Kuvan lähde: Lattice Semiconductor)

Pienet mutta tehokkaat: Lattice iCE -FPGA:t

Pienimpiä FPGA-piirejä edustaa iCE-mallisto, joista pienin tarjoaa 18 I/O-porttia 1,4 mm × 1,4 mm:n kotelossa. iCE-FPGA:t tarjoavat joustavan logiikka-arkkitehtuurin, joka koostuu jopa 5000:sta neljän tulon hakutaulukosta, jopa 128 kilobitistä Latticen sulautettua sysMEM-BRAM:ia, 1 megabitistä yksiporttista RAM-muistia (SPRAM), tehokkaista DSP-lohkoista ja muokattavista I/O-porteista.

Vaikka iCE-FPGA:t ovat pieniä ja kuluttavat vähän virtaa – lepovirta on alimmillaan 75 mikroampeeria (µA) ja aktiivisen tilan virta useimmissa sovelluksissa 1–10 milliampeeria (mA) – ne ovat myös tehokkaita. Niillä voidaan toteuttaa esimerkiksi keinotekoisia neuroverkkoja (ANN) hahmontunnistusta varten. Tätä tarvitaan jatkuvan älykkyyden tuomiseksi verkon reunalaitteisiin.

Konfiguraatiodata tallennetaan iCE-sarjan FPGA-piireissä haihtumattomaan muistiin (NVM), joten laitteet ovat kertaohjelmoitavia (OTP). Niissä on kuitenkin myös SRAM-pohjaisia määrityskennoja. Kehityksen aikana laitetta voidaan testata lataamalla SRAM-pohjaisten määrityskennojen sisältö ulkopuolelta. Kun suunnittelu on valmis, se voidaan ladata NVM:ään. Kun laite käynnistetään, NVM:ään tallennettu kokoonpano kopioidaan automaattisesti SRAM-pohjaisiin kokoonpanosoluihin. Kopiointi tapahtuu rinnakkaistetusti ja suurella nopeudella.

Esimerkki iCE-laitteesta on ICE40UL1K-SWG16ITR1K iCE40 UltraLite, joka on (kirjoitushetkellä) maailman pienikokoisin FPGA. Sen staattinen tehonkulutus on 42 mikrowattia (µW) ja kotelon koko 1,4 × 1,4 mm. Sitä vastaava kehitysalusta taas on esimerkiksi HM01B0-UPD-EVN Himax HM01B0 UPduino shield ja modulaarinen sensAI-demonstraatiokortti (kuva 3).

Kuva 3: Himax HM01B0 UPduino shield on täydellinen kehityssarja, jolla voidaan toteuttaa tekoäly käyttämällä näkö- ja kuulohavaintoja. (Kuvan lähde: Lattice Semiconductor)

Sarjan perustana on UPduino 2.0 -kortti, joka on Arduino-kokoluokan prototyyppikehityskortti ja tarjoaa iCE40 UltraPlus FPGA:n suorituskyvyn ja I/O-ominaisuudet. Se sisältää myös vähävirtaisen Himax HM01B0 -kuva-anturimoduulin ja kaksi I²S-mikrofonia.

Erikoiskäyttöön: CrossLink- ja CrossLinkPlus-FPGA:t

CrossLink- ja CrossLinkPlus-tuoteperheet ovat erikoiskäyttöön tarkoitettuja FPGA-piirejä, jotka sisältävät ohjelmoitavan logiikan ja laajojen I/O-ominaisuuksien lisäksi erityissuojatut versiot , joita käytetään paljon teollisuudessa sekä autoteollisuudessa. Nämä sisältävät nopean fyysisen kerroksen Mobile Industry Processor Interface (MIPI) D-PHY -tiedonsiirtostandardin sekä Camera Serial Interface 2 (CSI2)- ja Display Serial Interface 2 (DSI2) -ytimet, samalla kun kotelon koko on vain 6 mm × 6 mm (CrossLink) tai 3,5 mm × 3,5 mm (CrossLinkPlus).

Kuten iCE-FPGA-piireissä, CrossLink-laitteiden kokoonpanotiedot tallennetaan kertakirjoitettavaan NVM-muistiin, ja nekin sisältävät SRAM-pohjaisia määrityskennoja, joihin dataa voidaan ladata suoraan kehityksen aikana. Kun suunnittelu on valmis, kokoonpanotiedot ladataan NVM:ään, josta ne kopioidaan rinnakkaisesti SRAM-pohjaisiin kennoihin käynnistyksessä. CrossLinkPlus-laitteiden määrityskennot taas ovat flash-pohjaisia, joten ne voidaan ohjelmoida uudelleen tarpeen mukaan. Ne myös käynnistyvät alle 10 millisekunnissa (ms).

Esimerkki CrossLink-laitteesta on LIF-MD6000-6JMG80I, jossa on 5 936 logiikkaelementtiä/kennoa, yhteensä 184 320 RAM-bittiä ja 37 I/O-porttia. Sulautettuja näkösovelluksia varten suunnittelijat voivat LF-EVDK1-EVN Embedded Vision -kehityssarjan avulla yhdistää CrossLink-pohjaiset MIPI-tulot ECP5 FPGA -prosessointiin ja luoda näin prototyyppejä sulautetuista näköratkaisuista (kuva 4).

Kuva 4: Lattice LF-EVDK1-EVN Embedded Vision -kehityssarja tarjoaa sulautettujen järjestelmien suunnittelijoille ohjelmiston ja laitteiston prototyyppiympäristön, jossa voidaan yhdistellä syöttö- ja lähtökortteja ja muodostaa näin rajapintoja moniin eri kuva-antureihin ja näyttöihin. (Kuvan lähde: Lattice Semiconductor)

I/O- ja tehonhallintakäyttöön: MachXO-FPGA:t

MachXO-FPGA-piireissä on sadoittain I/O-portteja, joten ne sopivat moniin eri käyttötarkoituksiin, joissa vaaditaan GPIO-laajennuksia, rajapintojen siltausta ja käynnistyksen hallintaa. Malliston uusimmat tuotteet on suunniteltu NIST-yhteensopiviksi, ja ne sisältävät uusia suojaominaisuuksia sen varmistamiseksi, että laitteisto ja laiteohjelmisto pysyvät suojattuina.

MachXO-FPGA-piireissä on kattava GPIO-valikoima, joista osa tukee muun muassa kuumakytkentää, eli I/O-nastoihin voidaan kytkeä jännite riippumatta virtalähteen kiskojen tilasta. Lisäksi siinä missä useimmat FPGA-tulot ovat oletuksena jännitteellisessä tilassa, MachXO:n tulot ovat oletuksena jännitteettömiä, mikä tekee niistä sopivia ohjaussovelluksiin. Alle 10 millisekunnissa käynnistyvät MachXO-FPGA:t soveltuvat erinomaisesti ensimmäisenä käynnistyviin ja viimeisenä sammuviin ohjauslaitteisiin, jotka hallinnoivat ja jaksottavat muita komponentteja järjestelmän käynnistyksen ja sammutuksen aikana.

MachXO-laitteiden kokoonpanotiedot tallennetaan flash-muistiin. Ne sisältävät myös SRAM-pohjaisia määrityskennoja. Kun laite käynnistetään, flash-muistiin tallennettu kokoonpano kopioidaan automaattisesti SRAM-pohjaisiin kokoonpanosoluihin. Kopiointi tapahtuu rinnakkaistetusti ja suurella nopeudella. Lisäksi laitteen käydessä on mahdollista ladata uusi kokoonpano flash-muistiin ja kopioida se SRAM-kennoihin sopivalla hetkellä.

Hyvä esimerkki MachXO-laitteesta on LCMXO3LF-9400C-6BG256C, jossa on 9 400 logiikkaelementtiä/kennoa, yhteensä 442 368 RAM-bittiä ja 206 I/O-porttia. Vastaava kehitysalusta on LCMXO3LF-6900C-S-EVN MachXO3 -aloitussarja (MachX03L-versio).

Kuva 5: MachXO3L-aloitussarja on perustason koekytkentälevy, jolla voidaan helposti arvioida ja kehittää MachXO3L-pohjaisia laitteita. (Kuvan lähde: Lattice Semiconductor)

Sarjan piirilevyllä on SPI-flash-muistia, jolla voidaan arvioida käynnistystä ulkopuoliselta taltiolta tai kahta eri käynnistysvaihtoehtoa. LCMXO3L-DSI-EVN MachXO3L DSI -koekytkentälevyä suositellaan MIPI DSI:n ja CSI2 I/O:n arviointiin, kun taas LCMXO3L-SMA-EVN MachXO3L SMA -koekytkentälevyä suositellaan nopean differentiaali-I/O:n arviointiin.

Suunnittelu- ja kehitystyö Lattice Semiconductorin FPGA-piirien avulla

Eräs yleisimmistä FPGA-kehitykseen käytetyistä tekniikoista on LDD (language-driven design, kieliohjattu suunnittelu). Siihen kuuluu suunnittelutavoitteen kuvaaminen rekisterisiirtotasoksi (RTL) kuvatulla abstraktiotasolla käyttäen laitteistokuvauskieltä (HDL), jollaisia ovat mm. Verilog ja VHDL. Kun tavoite on vahvistettu logiikkasimulaation kautta, tämä esitys syötetään synteesirutiinille, jolle kerrotaan myös kohde-FPGA:n tyyppi, nastamääritykset sekä ajoitusta koskevat rajoitteet (esim. suurin tulon ja lähdön välinen viive). Synteesirutiini tuottaa kokoonpanotiedoston, joka ladataan joko suoraan FPGA-piiriin tai SRAM-pohjaisissa piireissä ulkoiseen muistilaitteeseen (kuva 6).

Kuva 6: Logiikkasimulaation avulla tehdyn vahvistuksen jälkeen RTL-suunnittelukuvaus syötetään synteesirutiinille, jolle kerrotaan myös kohde-FPGA:n tyyppi, nastamääritykset sekä ajoitusta koskevat rajoitteet. Synteesirutiinin lopputuote on konfiguraatiotiedosto, joka ladataan suoraan FPGA-piirille (NVM- ja flash-laitteissa) tai ulkoiseen muistilaitteeseen (SRAM-pohjaisissa laitteissa). (Kuvan lähde: Max Maxfield)

Lattice Diamond on tällainen työkalu, ja se tarjoaa täysin graafisen FPGA-piirien suunnittelu- ja vahvistusympäristön CrossLink-, MachXO- ja ECP-laitteille.

Lattice Diamondin tapaan myös Lattice Radiant tarjoaa kattavan graafisen FPGA-piirien suunnittelu- ja vahvistusympäristön, mutta Lattice Radiant on tarkoitettu iCE-FPGA-piireille ja tuleville arkkitehtuureille.

Lattice Radiant tarjoaa useita ominaisuuksia:

• Alan standardin IEEE 1735:n mukainen immateriaalioikeuksien (IP) salaus ja Synopsys Design Constraints (SDC) parasta mahdollista yhteensopivuutta varten
• Integroitu työkaluympäristö mahdollistaa helpomman suunnitelmissa liikkumisen sekä vianetsinnän
• Uusi työkalurivi mahdollistaa suunnitelman suorittamisen helposti ”yhdellä klikkauksella”
• Täydelliset suljetun silmukan ristiviittaukset fyysisen ja loogisen toteutuksen välillä
• IP-paketointimahdollisuus, jonka avulla kehittäjät ja ulkopuolisen IP:n toimittajat voivat pakata salatun IP:n jakeluun sopivaan muotoon

LatticeMico-järjestelmäkehitystyökalut

Lattice tarjoaa kaksi ohjelmoitavaa suoritinydintä, LatticeMico8:n ja LatticeMico32:n, joista molemmat voidaan toteuttaa FPGA:n ohjelmoitavassa rakenteessa.

LatticeMico8 on 8-bittinen mikrokontrolleri, joka on optimoitu ja testattu ohjelmoitavien logiikkalaitteiden (PLD) MachXO2-tuoteperheelle. Sitä voidaan käyttää myös referenssimallina muille FPGA-tuotemallistoille. Mikrokontrollerin ydin yhdistää täyden 18 bittiä leveän käskykannan sekä 32 yleiskäyttöistä rekisteriä ja kuluttaa mahdollisimman vähän laitteen resursseja – pienimmässä kokoonpanossa vain 200 LUT:ia – vaikka ominaisuuksia on paljon.

LatticeMico32 on 32-bittinen Harvard RISC -arkkitehtuurin mikroprosessori. Yhdistämällä 32 bittiä leveän käskykannan ja 32 yleiskäyttöistä rekisteriä LatticeMico32 tarjoaa riittävästi suorituskykyä ja joustavuutta monille eri markkinoille. RISC-arkkitehtuurin ansiosta ydin kuluttaa mahdollisimman vähän laitteen resursseja, samalla kun sen suorituskyky riittää laajaan sovellusvalikoimaan. Mikroprosessorijärjestelmien kehityksen nopeuttamiseksi LatticeMico32:n kanssa voidaan integroida useita WISHBONE-ohjaimen kanssa yhteensopivia lisälaitekomponentteja.

LatticeMico-järjestelmäkehitystyökalut tarjoavat graafisen käyttöliittymän, jonka avulla käyttäjät voivat vetää ja pudottaa LatticeMico-suoritinytimiä paikoilleen, yhdistää niitä väyliin ja määrittää kullekin komponentille useita parametreja, kuten niiden sijainnin suorittimen osoiteavaruudessa. Kun järjestelmä on määritetty, työkalut voivat luoda automaattisesti RTL:n, jota voidaan sitten simuloida ja syntetisoida. Järjestelmä sisältää myös työkalut, joiden avulla käyttäjät voivat generoida suoritinytimillä ajettavan ohjelmiston.

Koneoppimistyökalut: Lattice sensAI Stack ja Neural Network Compiler

Koneoppimisen (ML) ja tekoälyn (AI) sovelluksia otetaan parhaillaan käyttöön useissa eri sulautetuissa järjestelmissä sekä esineiden internetissä (IoT) ja sen teollisessa versiossa (IIoT).

Lattice sensAI Stack sisältää kaiken, mitä tarvitaan FPGA-pohjaisten ML/AI-ratkaisujen arviointiin, kehittämiseen ja käyttöönottoon; näihin lukeutuvat modulaariset laitteistoalustat, esimerkit, referenssimallit, neuroverkon IP-ytimet, kehityksen ohjelmistotyökalut ja mukautetut suunnittelupalvelut. Tämä kehys on tarkoitettu nopeuttamaan markkinoilletuontiaikaa kuluttajille ja teollisuudelle tarkoitettujen IoT-sovellusten kanssa käytetyn joustavan koneoppimisen kehittäjille.

Latticen konvoluutioneuroverkon (CNN) kiihdytin-IP-ydin on laskentarutiini syville neuroverkoille (DNN). Rutiini on optimoitu konvoluutioon perustuville neuroverkoille, joten sitä voidaan käyttää näköpohjaisiin sovelluksiin, kuten luokitukseen tai esineiden tunnistukseen tai seurantaan. CNN-IP-ydin ei vaadi lisäsuoritinta, sillä se voi suorittaa tarvittavat laskelmat.

Lattice Neural Network Compilerin avulla suunnittelijat taas voivat ottaa yleisissä kehitysympäristöissä, kuten TensorFlow:ssa, Caffessa ja Kerasissa luotuja neuroverkkoja ja kääntää ne sopimaan Lattice CNN:ään ja kompakteihin CNN-kiihdytin-IP-ytimiin.

Yhteenveto

Optimaaliset ratkaisut saavutetaan usein yhdistämällä suorittimia ja FPGA-piirejä, käyttämällä pelkkiä FPGA-piirejä tai FPGA-piirejä, joiden rakenteeseen kuuluu myös varsinaisia suoritinytimiä. FPGA-teknologia on kehittynyt nopeasti viime vuosina, ja mitä joustavuuteen, käsittelynopeuteen ja tehoon tulee, se voi vastata moniin nykyaikaisiin suunnitteluvaatimuksiin. Näin FPGA:t ovat erittäin hyödyllisiä moniin sovelluksiin älykkäistä rajapinnoista konenäköön ja tekoälyyn asti.

Kuten artikkelissa kerrottiin, Lattice Semiconductorin FPGA-tarjonta ulottuu edullisista keskihintaisiin ja painottaa vähävirtaisia laitteita, joita käytetään verkon reunoissa ja pilvipalveluissa nopeasti kasvavilla viestinnän, laskennan, teollisuuden, autoteollisuuden ja kuluttajatuotteiden markkinoilla. Lattice tarjoaa myös useita suunnittelu- ja varmistustyökaluohjelmistoja, jotka sopivat useisiin eri suunnittelutyönkulkuihin ulottuen kielipohjaisesta suunnittelusta graafiseen suoritinpohjaiseen suunnitteluun sekä koneoppimisen ja tekoälyn sovelluksiin.